FPGA电源系统管理剖析

现场可编程门阵列(FPGA)的起源可以追溯到20世纪80年代，从可编程逻辑器件(PLD)演变而来。自此之后，FPGA资源、速度和效率都得到快速改善，使FPGA成为广泛的计算和处理应用的  解决方案，特别是当产量不足以证明专用集成电路(ASIC)的开发成本合理有效时。FPGA取得快速发展，并广泛用于大规模部署。例如，继2013年试点项目中使用FPGA成功加快Bing搜索引擎的速度之后，Microsoft将配备FPGA的服务器使用范围扩展到云数据中心。
    FPGA电源系统要求
    FPGA需要几个不同的低压供电轨，每个供电轨都有自己的电压和电流规格，以便为其内核逻辑、I/O电路、辅助逻辑、收发器和存储器供电。这些供电轨可能需要按特定的顺序开启和关闭，以避免损坏FPGA。负载点(POL)稳压器将电路板较高的输入电源电压降低为FPGA所需的多个输入电压。当功率转换效率至关重要时，开关稳压器可用作POL稳压器，而线性稳压器（例如低压差(LDO)稳压器）则用于噪声敏感型电路，例如PLL和收发器。
    典型的电路板输入电压为5 V、12 V、24 V和48 V，FPGA的输入电压范围则为低于1 V至约3 V。对于高输入电压（12 V、24 V、48 V），可能需要使用额外的降压稳压器来生成馈送给POL稳压器的中间总线电压（参见图1）。在FPGA供电轨中，核电压需要  低的电压（约等于或低于1 V）和  高的  （±3%或更优），电流电平约为几十安培，具体取决于FPGA资源的利用率。为了防止出现逻辑错误，不仅在直流条件下，而且在FPGA电流瞬态期间，电压波动都需要按照FPGA供电轨公差规格要求控制在几十毫伏之内。电源的直流  越差，在瞬态条件下维持可用电源电压所需的旁路电容就越多。例如，假设采用±3%内核电压公差规格。使用  为±1%的直流电源时，对应的瞬态公差为±2%。直流电源的  较低(±2%)时，瞬态公差会更严格(±1%)，相比之前的示例，需要更多的旁路电容。

    图1.一种可行的FPGA电源树设计：高压输入电源（例如12 V、24 V或48 V）降至中间总线电压，
    然后馈送给为FPGA供电的POL稳压器。

    在终进行设计变更、在另一种应用中重用设计、实施板裕量测试，以及在开发或现场运行期间动态优化系统功耗时，都需要基于默认的设定点调整或微调FPGA电源电压电平。在这种情况下，在电源反馈网络中采用多个不同电阻并联不是  快或  可行的解决方案。实现电压微调的一种方法是使用数模转换器(DAC)来驱动稳压器的反馈网络（参见图2）。需要为微调程序编写软件代码，从模数转换器(ADC)获取电源电压测量数据，以计算正确的DAC代码，然后缓慢将DAC输出调节至计算出的数字码，逐步稳定提高电源电压，在不会产生毛刺或过冲的情况下达到目标电压电平。这种微调程序需要重复实施，以确保不会因为组件随时间或温度变化出现偏移，进而导致电源偏离目标电压。
  使用DAC和ADC将POL电源输出电压微调至目标电压。
    监测FPGA电源电压、电流和故障条件，对于理解系统在不同场景下的健康状况和功耗至关重要，这是因为，FPGA是整个电子系统的  。将这种理解和微调功能结合起来，可以避免为  坏的情况设计电源，从而节省成本和功率。此外，潜在的系统故障可能表现为FPGA功耗异常，从而在电路板或系统发生故障之前让主机控制器或维修人员及早发现问题。电压监测需要使用ADC，而电流监测还需要使用电平偏移电路将高电平电流检测电压转换为接地基准电压；例如，如图3所示，通过使用跨导放大器。
    用于监测POL电源输出电压、电流和功率的一种分立式电路可行方案。
    虽然我们还未探讨故障管理，但看了这一长串要求之后，您可能已头晕脑胀。当POL输出出现欠压或过压时，即在有效的电压窗口范围外时，会出现什么情况？应该只关闭故障电源？还是应该也关闭其他电源？如何消除导致系统板关断的故障？
    我们可以看到，FPGA的电源系统管理很快会变得非常复杂，从而分散对基本的FPGA应用的关注。注意，FPGA的电源树只是数字处理电路板上整个电源系统的一部分。上述大部分要求也适用于其他数字器件，例如ASIC、DSP、GPU、SoC和微处理器。我们所需的是一个简单、可扩展且灵活的电源系统管理解决方案。
    每个通道都配有可编程电源良好引脚或通用输入/输出(GPIO)引脚。FPGA广泛应用于各种电子系统，甚至取代ASIC，但其周围具有复杂的电源系统.